版权申明：本文为博主窗户(ColinCai)原创，欢迎转帖。如要转贴，必须注明原文网址　　http://www.cnblogs.com/Colin-Cai/p/8547099.html　　作者：窗户　　QQ/微信：6679072　　E-mail：6679072@qq.com　　网上有太多的VHDL和verilog比...

　　版权申明：本文为博主窗户(ColinCai)原创，欢迎转帖。如要转贴，必须注明原文网址　　http://www.cnblogs.com/Colin-Cai/p/7220107.html　　作者：窗户　　QQ：6679072　　E-mail：6679072@qq.com　　已经很久很久很久，没有真正在正式工作中设计过...

来源 http://blog.csdn.net/husipeng86/article/details/60469543本文测试文件在windows10和windows7上测试通过，其它平台请参考官方文档由于IcarusVerilog中已经包含了GTKWave所以直接从http://bleyer.org/ica...

来自：https://blog.csdn.net/xw_classmate/article/details/51333646来自：https://blog.csdn.net/chenKFKevin/article/details/62049060来自：https://blog.csdn.net/xiaodongxiex...

回到目录关于逻辑删除对于逻辑删除之前的做法是在实体类中加个字段，一般是status，其中一种状态是删除，当然也有其它做法，如加个bool的字段IsDeleted，这些其实都过于武断，即它在基类里加上后，所以实体类都会有这种特性，而对于现实的数据表，可能不显示这种逻辑删除的特性，如关系表，日志表，可能删除就是物理上的直接...

在计算机中浮点数表示通常采用IEEE754规定的格式，具体参考以下文章。https://www.cnblogs.com/mikewolf2002/p/10095995.html下面我们在Verilog中用状态机实现单精度浮点数的加减法功能。这个实现是多周期的单精度浮点加法。浮点加法分为以下几个步骤：1.初始化阶段，分离...

    为了减小行波进位加法器中进位传播延迟的影响，可以尝试在每一级中快速计算进位，如果能在较短时间完成计算，则可以提高加法器性能。    我们可以进行如下的推导：    设gi=xi&yi,...

     前面二进制加法运算，我们并没有提操作数是有符号数，还是无符号数。其实前面的二进制加法对于有符号数和无符号数都成立。比如前面的8位二进制加法运算，第一张图我们选radix是unsigned，表示无符号加法，第二张图我们选radix是decimal，表示有符号数，...

     类似于行波进位加法器，用串联的方法也能够实现多位二进制数的减法操作。 比如下图是4位二进制减法逻辑电路图。        8位二进制减法的verilog代码如下：modu...

      手工加法运算时候，我们都是从最低位的数字开始，逐位相加，直到最高位。如果第i位产生进位，就把该位作为第i+1位输入。同样的，在逻辑电路中，我们可以把一位全加器串联起来，实现多位加法，比如下面的四位加法电路。这种加法电路叫行波进位加法器。 ...

类似半加器和全加器，也有半减器和全减器。半减器只考虑当前两位二进制数相减，输出为差以及是否向高位借位，而全减器还要考虑当前位的低位是否曾有借位。它们的真值表如下：对半减器，diff=x^y,cin=~x&y对全减器，要理解真值表，可以用举列子的方法得到，比如4’b1000-4b'0001,则第一位对应01011...

   两个一位的二进制数x,y相加，假设和为s，进位为cout，其真值表为：     从真值表中，我们可以得到：s=x^y,cout=x&y，实现两个一位数相加的逻辑电路称为半加器。 实现该电路的verilog代码如下：m...

之前都是用的一段式状态机，逻辑与输出混在一起，复杂点的就比较吃力了。所以就开始着手三段式状态机。组合逻辑与时序逻辑分开，这样就能简单许多了。但是两者在思考方式上也有着很大的区别。 三段式，分作：状态寄存器，次态组合逻辑，输出逻辑。以下今天写完的程序。1//stateregister2always@(posed...

http://ninghechuan.com/2019/01/17/Verilog%E8%AE%BE%E8%AE%A1Valid-Ready%E6%8F%A1%E6%89%8B%E5%8D%8F%E8%AE%AE/     HandshakeProtocol握手协议:为...

cache原理：https://www.cnblogs.com/mikewolf2002/p/10984976.htmlcache的verilog实现实现的cache是16k,4way组相连cache，每个set是256个cacheline，每个cacheline是16byte，所以总的size是256*4*16=16...