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#Verilog
iverilog_makefile
makefile run: iverilog-g2005-sv-I../inc-stb-ffilelist-okoutsim: vvpkoutflist:find../rtl/-name"*.v">filelistecho"../tb/tb.v">>filelist ...
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2021-02-15
iverilog
makefile
chisel入门2--生成verilog
新建文件GCD.scala1importchisel3._23classGCDextendsModule{4valio=IO(newBundle{5vala=Input(UInt(32.W))6valb=Input(UInt(32.W))7vale=Input(Bool())8valz=Output(UIn...
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2021-02-15
chisel
入门
2--生成
verilog
Xilinx 常用模块汇总(verilog)【04】
作者：桂。时间：2018-05-15 13:07:02链接：http://www.cnblogs.com/xingshansi/p/9040472.html 前言Xilinx常用模块汇总(verilog)【01】Xilinx常用模块汇总(verilog)【02】Xilinx常用模块汇总(...
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2020-10-09
Xilinx
常用
模块
汇总
verilog
Xilinx 常用模块汇总(verilog)【03】
作者：桂。时间：2018-05-10 2018-05-10 21:03:44链接：http://www.cnblogs.com/xingshansi/p/9021919.html 前言主要记录常用的基本模块。Xilinx常用模块汇总(verilog)【01】Xili...
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2020-10-09
Xilinx
常用
模块
汇总
verilog
Xilinx 常用模块汇总(verilog)【02】
作者：桂。时间：2018-05-08 18:35:56链接：http://www.cnblogs.com/xingshansi/p/9010282.html 【本文遗留几处细节问题，待闲下来解决。其中多处涉及原语，以后若有需要，进一步了解可参考文档：hdl.pdf+CLB.pdf。】一、...
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2020-10-09
Xilinx
常用
模块
汇总
verilog
Xilinx 常用模块汇总(verilog)【01】
作者：桂。时间：2018-05-07 19:11:23链接：http://www.cnblogs.com/xingshansi/p/9004492.html 前言该文私用，不定期更新，主要汇总记录Xilinx常用的基本模块，列出清单，方便查阅。关于原语，主要参考【原语时序为什么好，一个猜...
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2020-10-09
Xilinx
常用
模块
汇总
verilog
Verilog学习笔记
作者：桂。时间：2017-06-24 11:07:40链接：http://www.cnblogs.com/xingshansi/p/7039237.html 前言Verilog是硬件描述语言，不算FPGA的核心部分，以前没有接触过，找了本书翻看一下（《Verilog数字系统设计教程第三版》），顺便记...
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2020-10-09
Verilog
学习
笔记
VHDL和verilog应该先学哪个？
版权申明：本文为博主窗户(ColinCai)原创，欢迎转帖。如要转贴，必须注明原文网址 http://www.cnblogs.com/Colin-Cai/p/8547099.html 作者：窗户 QQ/微信：6679072 E-mail：6679072@qq.com 网上有太多的VHDL和verilog比...
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2020-08-09
VHDL
verilog
应该
先学
哪个
verilog抓外部低频输入信号的上升沿和下降沿
版权申明：本文为博主窗户(ColinCai)原创，欢迎转帖。如要转贴，必须注明原文网址 http://www.cnblogs.com/Colin-Cai/p/7220107.html 作者：窗户 QQ：6679072 E-mail：6679072@qq.com 已经很久很久很久，没有真正在正式工作中设计过...
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2020-08-09
verilog
外部
低频
输入
号的
Icarus Verilog和GTKwave使用简析
来源 http://blog.csdn.net/husipeng86/article/details/60469543本文测试文件在windows10和windows7上测试通过，其它平台请参考官方文档由于IcarusVerilog中已经包含了GTKWave所以直接从http://bleyer.org/ica...
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2020-08-01
Icarus
Verilog
GTKwave
使用
简析
Verilog 加法器和减法器(7)
在计算机中浮点数表示通常采用IEEE754规定的格式，具体参考以下文章。https://www.cnblogs.com/mikewolf2002/p/10095995.html下面我们在Verilog中用状态机实现单精度浮点数的加减法功能。这个实现是多周期的单精度浮点加法。浮点加法分为以下几个步骤：1.初始化阶段，分离...
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2020-05-14
Verilog
加法器
法器
Verilog 加法器和减法器(6)
为了减小行波进位加法器中进位传播延迟的影响，可以尝试在每一级中快速计算进位，如果能在较短时间完成计算，则可以提高加法器性能。 我们可以进行如下的推导： 设gi=xi&yi,...
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2020-05-14
Verilog
加法器
法器
Verilog 加法器和减法器(5)
前面二进制加法运算，我们并没有提操作数是有符号数，还是无符号数。其实前面的二进制加法对于有符号数和无符号数都成立。比如前面的8位二进制加法运算，第一张图我们选radix是unsigned，表示无符号加法，第二张图我们选radix是decimal，表示有符号数，...
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2020-05-14
Verilog
加法器
法器
Verilog 加法器和减法器(4)
类似于行波进位加法器，用串联的方法也能够实现多位二进制数的减法操作。 比如下图是4位二进制减法逻辑电路图。 8位二进制减法的verilog代码如下：modu...
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2020-05-14
Verilog
加法器
法器
Verilog 加法器和减法器(3)
手工加法运算时候，我们都是从最低位的数字开始，逐位相加，直到最高位。如果第i位产生进位，就把该位作为第i+1位输入。同样的，在逻辑电路中，我们可以把一位全加器串联起来，实现多位加法，比如下面的四位加法电路。这种加法电路叫行波进位加法器。 ...
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2020-05-14
Verilog
加法器
法器
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