作者：桂。时间：2018-05-15  13:07:02链接：http://www.cnblogs.com/xingshansi/p/9040472.html 前言Xilinx常用模块汇总(verilog)【01】Xilinx常用模块汇总(verilog)【02】Xilinx常用模块汇总(...

作者：桂。时间：2018-05-10  2018-05-10  21:03:44链接：http://www.cnblogs.com/xingshansi/p/9021919.html 前言主要记录常用的基本模块。Xilinx常用模块汇总(verilog)【01】Xili...

作者：桂。时间：2018-05-08  18:35:56链接：http://www.cnblogs.com/xingshansi/p/9010282.html 【本文遗留几处细节问题，待闲下来解决。其中多处涉及原语，以后若有需要，进一步了解可参考文档：hdl.pdf+CLB.pdf。】一、...

作者：桂。时间：2018-05-07  19:11:23链接：http://www.cnblogs.com/xingshansi/p/9004492.html 前言该文私用，不定期更新，主要汇总记录Xilinx常用的基本模块，列出清单，方便查阅。关于原语，主要参考【原语时序为什么好，一个猜...

作者：桂。时间：2018-02-08  09:37:35链接：http://www.cnblogs.com/xingshansi/p/8430247.html前言本文主要是XilinxV7系列的零碎记录，以便查阅。一、器件资料　　主要参考《Xilinx新一代FPGA设计套件VIVADO应用指南》。F...

前言Xilinx系列、ISE环境中，设计复杂工程时全局时钟系统的设计显得尤为重要。 一、时钟网络与全局缓冲在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块...

记录背景：最近由于想实现GMIItoRGMII的功能，因此需要调用ODDR原语。ODDR：DedicatedDualDataRate（DDR）OutputRegister通过ODDR把两路单端的数据合并到一路上输出，上下沿同时输出数据，上沿输出a路下沿输出b路；如果两路输入信号一路恒定为1，一路恒定为0，那么输出的信号...